校招-芯片验证工程师 上海、深圳、合肥 校招 正式 数字技术 - 芯片研发 硕士及以上 2027届校园招聘-正式批 职位 ID：A219232 职位描述 1. 负责数字芯片开发过程中的设计/验证工作，能够做到按时、高质量交付； 2. 负责完成各个交付节点前的质量检查包括spyglass lint/sdc/cdc/clp 等； 3. 协助上下游同事完成验证覆盖率收敛、Debug调试、时序分析、功耗调优等任务； 4. 参与并协助完成回片测试调试及量产调试工作。 职位要求 1. 熟悉Verilog/SystemVerilog RTL语法，有IP开发经验者优先； 2. 了解CPU结构，熟悉AMBA总线协议，熟悉I2C/I3C/SPI/PWM/UART等外设接口协议者优先； 3. 熟悉Linux Shell，有Perl、C、TCL、Python脚本开发经验者优先； 4. 有良好的沟通能力，能够清晰表述观点并具有良好的团队合作精神。 投递...
校招-芯片设计工程师 上海、深圳、合肥 校招 正式 数字技术 - 芯片研发 硕士及以上 2027届校园招聘-正式批 职位 ID：A159733 职位描述 1. 负责数字芯片SOC、NPU、ISP等模块和系统设计工作，编写设计文档，RTL实现和时序报告分析； 2. 负责各个交付节点前的质量检查包括lint/sdc/cdc/clp等； 3. 参与芯片综合，DFT，配合后端的设计和实现； 4. 参与芯片测试方案和支持芯片测试工作。 职位要求 1. 微电子/电子/通信/计算机/自动化等相关专业，硕士及以上学历；2. 了解数字电路设计和时序逻辑设计等相关技术； 3. 熟悉Verilog RTL设计语言,有实际FPGA/ASIC项目经验优先； 4. 了解脚本语言及相关工具开发经验者优先； 5. 具备数字芯片综合/时序分析（STA）经验优先； 6. 正直诚信、有责任心和团队合作精神。 投递...
The NVIDIA SOC group is looking for ASIC Design and Verification Interns to join the SysASIC and Clock teams. In this position, you will participate in the design and verification of complex reset/fuse/ism/sysctrl/boot and clock-related logic
高级SoC设计工程师 上海、合肥 社招 全职 数字技术 - 芯片研发 本科及以上 3-5 年 职位描述 核心模块设计：负责子系统的架构定义、微架构设计及RTL集成工作，确保低功耗场景下的时钟、复位、唤醒及电源管理逻辑的正确性。需求分析与拆解：参与芯片级规格定义，负责分析产品需求，分解SoC设计规格点，输出详细的设计方案和微架构文档。高质量RTL交付：负责核心模块的Verilog RTL代码编写与交付，确保代码满足时序、功耗和面积（PPA）目标。关键流程把控：负责完成代码的Lint、CDC、RDC、Pre-syn 以及DFT DRC检查，从流程端保证设计质量。并配合Power工程师完成子系统功耗分析和功耗目标对齐。启动与调试支持：精通SoC通用启动（Boot）流程，协助验证团队完成子系统的功能验证，并支持底层固件（BootROM/SPL）的软硬件联调与硅后Bring-up。 职位要求 1. 基本要求微电子、电子工程、计算机科学等相关专业，本科及以上学历，3年以上数字IC设计经验。有成功流片经验更佳。2. 专业技能（掌握一项或多项即可）总线协议：精通AMBA总线协议（AXI/AHB/APB），熟悉基于总线的互联架构和地址映射。处理器架构：熟悉ARM Cortex-R/A系列处理器内核架构，了解其调试接口（JTAG/SWD）及复位/时钟管理机制。外设接口：熟悉常用低速外设协议，如IIC、UART、SPI/OSPI、TDM等，具备对应外设控制器设计或集成经验。启动流程：深刻理解SoC通用Boot流程（如从ROM启动、加载FSBL、PLL/时钟初始化配置、安全启动校验等），熟悉BootROM代码流程或Firmware加载机制。EDA工具与流程：精通SpyGlass或VC Lint等静态检查工具，能独立解决CDC/RDC违例。熟悉综合流程及DFT DRC检查规则，能配合后端团队进行时序收敛。3. 加分项（优先考虑）有低功耗设计（UPF/CPF） 经验。有车规芯片开发经验 投递...
Job Description Responsibility: Regional CDC/POV engagement Planning with clear objective & KPIs setting, and drive execution excellence. As workstream lead of Regional multi-channel planning, working closely with consumer/HCP/ alternative Channel to develop regional multi-channel plan to serving
Principal Responsibilities • Handle all Int’l main trade finance transactions for DBS clients including import/export L/Cs, Bank Guarantee etc. 处理星展银行客户的所有国际贸易融资业务包括进出口信用证，银行保函等业务。 • Back up handle all trade finance transactions for DBS clients including OA Finance and Draft
底盘悬架系统产品质量高级经理 北京、上海、常州 全职 职能 / 支持 - 质量管理 / 项目管理 职位描述 负责底盘悬架系统全生命周期质量管理工作，包括项目质量、投产阶段及生命周期阶段的质量管理，具体如下：新项目工作与项目质量&工厂质量共同负责新开发悬架系统项目阶段的质量管理工作，设定底盘系统系统及关键零部件质量目标，编制质量保证计划并推进实施；参与评审关键零部件技术规范和变化点管理等；新项目阶段负责组建悬架系统关键零部件质量专项小组，并推动小组对供应商质量保证能力、零部件设计状态与要求、试验验证有效性以及历史问题规避进行充分评估，识别并消除开发中的潜在质量风险；跟踪新车开发的全过程，参与新车型底盘悬架系统零部件各阀点质量认可工作。售后质量工作负责监控底盘悬架系统零部件质量担保期内售后故障率/索赔费用，以及市场舆情；负责底盘悬架系统售后质量问题及客户满意度问题在技术层面的分析、解决；负责分析和判定底盘悬架系统售后质量问题的根本原因，并协调相关部门制定相关零件的质量能力提升措施并切实推进；针对底盘悬架系统相关的强烈用户抱怨，协同市场部门对问题车辆进行及时分析处置；及时分析并处置底盘悬架系统零件导致的重大售后质量风险，为车辆召回方案的制定做出充分准备；整理分类底盘悬架系统质量问题，提炼归纳Lessons Learned， 为新车型开发前期提供质保要求；协调与公司其他部门进行工作沟通交流； 职位要求 理工科专业，本科及以上学历，车辆工程专业优先；8年以上整车底盘悬架系统相关岗位工作经验，有研发与供应商质量管理经验者优先，有全主动悬架（全主动悬架、全主动减振器、CDC电磁阀，内置蓄能器，主动液压泵等）设计开发与供应商质量管理经验者优先；熟悉全主动悬架系统的原理（包括全主动悬架、全主动减振器、CDC电磁阀，内置蓄能器，主动液压泵等部分）的优先；具备可独立完成全主动悬架系统的设计、开发和测试，确保其性能符合标准评审能力者优先；具备独立设计全主动悬架系统的能力者优先（掌握主流全主动悬架系统的特点和应用范围，具备降本和性能提升的能力，同时具备问题分析和解决能力，能够在产品调试和售后过程中提供技术支持）； 掌握底盘悬架系统相关专业知识；熟悉QC七大手法和五大工具；具有较强的抗压能力与学习能力，认真细致。具有高度的协调、沟通、分析、汇报能力。 投递...
资深数字验证工程师 上海、北京、深圳 全职 研发 - 电子 / 半导体 职位描述 1. 负责复杂数字模块或子系统的验证方案制定、环境搭建与覆盖率提升，确保设计功能符合规格要求。2. 基于 UVM/SV 构建验证平台，包括激励生成、参考模型、Scoreboard、Checker 等关键组件。3. 主导模块级与子系统级的 Testplan 设计、随机和定向用例开发，推动覆盖率闭环。4. 负责定位与分析仿真问题，跨团队协作（前端设计/架构/PD/DFT）推动问题根因定位与修复。5. 支持 Gate-level 仿真（GLS）、低功耗验证（UPF）、CDC/RDC 检查以及基本形式验证工作。 职位要求 1. 5 年以上数字验证经验，有 CPU / DSP / NPU / SoC 方向的复杂模块验证经历者优先。2. 熟练掌握 SystemVerilog
资深芯片实现工程师 北京、上海、深圳 全职 研发 - 电子 / 半导体 职位描述 1. 负责复杂数字模块或子系统的综合、时序收敛与实现优化，对性能、面积、功耗（PPA）负责。2. 主导约束（SDC）制定、时序分析（STA）与收敛策略，解决跨时钟域、多模式多工况（MMMC）的关键问题。3. 完成逻辑综合、形式等价检查（LEC）、低功耗 UPF 处理，确保设计满足工艺和流片要求。4. 与前端 RTL、验证、DFT、PD 团队深度协作，推动功能正确性、时序、布局布线的多环节协同优化。5. 分析版图反馈（如区域拥塞、时钟树、长路径/短路径问题），提供实现可行性建议与 RTL 返修方向。6. 参与 Floorplan、Clock Tree、Route 等关键阶段的策略制定，提升整体实现质量。 职位要求 1. 5 年以上 ASIC 实现经验，完成过大中型 SoC、CPU、NPU 或高复杂度 IP 的量产项目。2. 深入掌握综合、STA、LEC、CDC 等工具链，熟悉
片上自研总线微架构-技术专家 北京、上海 全职 互联网 / 电子 / 网游 职位描述 1. 聚焦微架构层级，负责自研NoC/片上互联IP的微架构方案设计、模块划分与特性迭代；支撑片上互联以及可扩展片间互联组网需求。2. 针对大算力多集群芯片场景，对自研NoC IP做时延、吞吐、面积、功耗的权衡优化，完成可扩展拓扑微架构方案设计，输出完整微架构设计文档。3. 沉淀自研互联IP的设计规范、设计方法论，建设可复用IP库，持续迭代优化IP架构；定位并解决芯片流片前后与互联IP相关的功能、性能问题。4. 和架构、验证、后端、软件团队协同对齐需求，对自研NoC IP交付质量、性能指标、交付周期负责。 职位要求 职位要求｜任职要求1. 教育背景 本科及以上学历，微电子科学与工程、集成电路、电子工程、计算机等相关专业；要求5年及以上IC前端微架构自研设计经验；大规模互联IP自研设计经验优先。2. 核心经验 具备自研NoC或者高速片上总线IP完整经验；拥有自研NoC IP的成功流片量产实战经历。具备多Die可扩展片间互联微架构落地经验优先。 3. 协议与理论扎实 精通片上网络NoC基础理论；熟练掌握路由算法、虚通道管理、分组流控机制、仲裁机制、死锁预防/规避策略、QoS带宽调度、拥塞控制；熟悉跨时钟域异步互联，理解片上/片间互联拓扑优劣与时延‑面积‑功耗权衡。4. 代码与工具能力 精通Verilog / SystemVerilog，擅长高质量可综合RTL设计；熟练掌握CDC跨时钟域、低功耗设计；熟悉IC前端全流程工具链：综合、形式化验证、静态时序分析，能够基于微架构做时序、面积、功耗分析与优化。5. 综合素质 能够独立负责复杂IP模块完整交付；具备严谨的架构文档习惯；能够主动识别微架构风险，评估方案取舍；良好跨团队沟通协作，面对性能瓶颈能够给出可行优化方案。加分项1. 有大算力AI芯片、多模组芯片互联IP自研落地经验，有片间高速互联链路配套逻辑设计经验。2. 熟悉缓存一致性协议与互联网络的协同设计。3. 具备IP标准化交付经验，面向多项目可复用IP开发经验 投递...
前端RTL设计专家-RTL设计二组 北京、上海 全职 互联网 / 电子 / 网游 职位描述 岗位职责1. 负责 AI 算力芯片关键模块的前端设计与交付，包括需求分析、微架构设计、RTL 编码、模块集成与问题定位。2. 对 RTL 代码质量负责，建立并推动设计规范落地，包括但不限于代码风格、lint、CDC/RDC、可综合性、可维护性与可复用性。3. 参与芯片/子系统级设计规划，包括设计层级划分、模块边界定义、时钟/复位方案、跨时钟域策略、接口协议设计及集成方案。4. 根据整体架构需求，对具体功能模块进行微架构设计，完成数据通路（datapath）与控制通路（control path）的定义、性能权衡与实现落地。5. 负责关键模块的接口定义及时序/吞吐/面积/功耗等设计权衡，推动架构方案在实现层面的闭环。6. 与验证、后端、DFT、系统软件及架构团队紧密协作，支持从规格定义、设计实现到验证收敛、综合实现和问题 debug 的完整研发流程。7. 参与设计评审，识别并规避前端设计风险，持续优化设计方法论、开发流程和工程效率。8. 支持芯片 bring-up 及量产阶段的问题分析，协助定位设计相关 root cause。 职位要求 任职要求1. 微电子、电子工程、计算机体系结构、通信等相关专业硕士及以上学历。2. 具备扎实的数字电路基础，熟悉同步设计方法学，理解流水线、仲裁、缓存/存储、总线协议、时钟/复位、电源管理等基本设计问题。3. 熟练掌握 Verilog/SystemVerilog，具备良好的 RTL
SOC设计工程师（顶层集成） 上海、北京 全职 互联网 / 电子 / 网游 职位描述 1. 负责SoC 顶层集成，能够用脚本加速集成设计。2. 负责全芯片的CRG设计，能够跟后端team 配合，在设计阶段能够考虑到后端实现的需求，减少前后端时钟相关的迭代。3. 负责全芯片Debug 系统、pinmux、ATE测试等方案。4. 负责编写芯片顶层的SDC和全芯片TOP Flatten SDC。5. 负责芯片的低功耗设计，交付UPF。6. 负责lint、cdc、rdc等flow 职位要求 - 投递...
数字设计工程师 北京、上海、深圳、中国香港 全职 研发 - 电子 / 半导体 职位描述 1. 负责数字芯片核心模块的 RTL 设计、优化与交付，确保功能、时序及低功耗要求达标。2. 根据架构方案完成微架构拆分、接口规格设计，处理跨时钟域、复杂数据通路等关键技术点。3. 参与 DV、PD、DFT 协同流程，配合完成设计收敛、静态时序分析（STA）与功能验证问题定位。4. 配合架构团队进行性能建模，支持 Pre-silicon 调试，参与部分 Post-silicon 问题排查。5. 关注前沿设计方法和 EDA 工具链优化，持续提升设计质量与稳定性。 职位要求 1. 5 年以上数字 IC 设计经验，有大型 SoC / CPU / DSP
验证工程师 北京、上海、深圳 全职 研发 - 电子 / 半导体 职位描述 1. 负责复杂数字模块或子系统的 验证方案制定、环境搭建与覆盖率提升，确保设计功能符合规格要求。2. 基于 UVM/SV 构建验证平台，包括激励生成、参考模型、Scoreboard、Checker 等关键组件。3. 主导模块级与子系统级的 Testplan 设计、随机和定向用例开发，推动覆盖率闭环。4. 负责定位与分析仿真问题，跨团队协作（前端设计/架构/PD/DFT）推动问题根因定位与修复。5. 支持 Gate-level 仿真（GLS）、低功耗验证（UPF）、CDC/RDC 检查以及基本形式验证工作。 职位要求 1. 5 年以上数字验证经验，有 CPU / DSP / NPU / SoC 方向的复杂模块验证经历者优先。2. 熟练掌握
芯片设计工程师（高速接口方向） 上海、西安 社招 全职 职位 ID：K9862 职位描述 1. 负责高速接口子系统（Ethernet/PCIe/UALink/CXL/UCIe/USB/MIPI等）方案实现（PPA分析），集成设计与实现，完成SOC组件需求的集成和设计；2. 负责高速接口集成相关质量工作（Lint/CDC/UPF检查/综合/时序分析）；3. 协助后端物理实现、封装实现、SI/PI仿真，支持回片调试和量产工作；4. 与系统软件、验证、量产团队协同，确保高速接口子系统从设计到量产的质量；5. 跟踪高速接口技术演进（如NVLink/UALink/CXL3.0/UCIe2.0/802.3dj等）及AI芯片高带宽互联需求，推动设计方案持续优化； 职位要求 1. 本科及以上学历，微电子/电子/通信/计算机等相关专业；2. 5年以上ASIC设计相关经验，具有高速接口（Ethernet/PCIe/NVLink/CXL/UCIe等）开发和设计经验；3. 熟悉Ethernet（802.3/802.1）/PCIe/CXL/NVLink等一种或多种高速接口协议；4. 熟悉SerDes/PHY设计、高速信号完整性分析者优先；5. 有高速接口芯片回片调试和量产经验者优先；6. 有SOC架构和SOC设计经验，或了解AI芯片高带宽互联需求（如NVLink/UALink）者优先。 投递...