【紧急扩招】芯片中端综合 上海 全职 芯片板块 职位描述 1、负责SoC芯片中的逻辑综合，形式验证，STA signoff等工作。2、对SDC和各种timing check非常熟悉，可以分析复杂的Timing 问题以及进行timing ECO工作。3、熟悉复杂工艺的评估和选型，能够完成LIB/MEM选型及定制化。4、和其他团队合作，完成芯片设计过程中的clock/reset方案，low power方案，时序收敛等工作。 职位要求 1、硕士及以上学历，微电子/电子/计算机等相关专业毕业，3年以上相关工作经验。2、熟练使用genus/DC/PT/LEC/CLP/gca等EDA工具，掌握综合实现流程。3、有大型SOC flatten STA signoff 经验者优先。4、有 spice timing分析及LIB定制化经验者优先。5、良好的团队合作精神，认真的工作态度，良好的沟通能力，英语读写顺畅。 投递...
【扩招】芯片中端综合 上海 全职 芯片板块 职位描述 1、负责SoC芯片中的逻辑综合，形式验证，STA signoff等工作。2、对SDC和各种timing check非常熟悉，可以分析复杂的Timing 问题以及进行timing ECO工作。3、熟悉复杂工艺的评估和选型，能够完成LIB/MEM选型及定制化。4、和其他团队合作，完成芯片设计过程中的clock/reset方案，low power方案，时序收敛等工作。 职位要求 1、硕士及以上学历，微电子/电子/计算机等相关专业毕业，3年以上相关工作经验。2、熟练使用genus/DC/PT/LEC/CLP/gca等EDA工具，掌握综合实现流程。3、有大型SOC flatten STA signoff 经验者优先。4、有 spice timing分析及LIB定制化经验者优先。5、良好的团队合作精神，认真的工作态度，良好的沟通能力，英语读写顺畅。 投递...
芯片资深中端 上海 全职 芯片板块 职位描述 1、负责SoC芯片中的逻辑综合，形式验证，STA signoff等工作。2、对SDC和各种timing check非常熟悉，可以分析复杂的Timing 问题以及进行timing ECO工作。3、熟悉复杂工艺的评估和选型，能够完成LIB/MEM选型及定制化。4、和其他团队合作，完成芯片设计过程中的clock/reset方案，low power方案，时序收敛等工作。 职位要求 1、硕士及以上学历，微电子/电子/计算机等相关专业毕业，3年以上相关工作经验。2、熟练使用genus/DC/PT/LEC/CLP/gca等EDA工具，掌握综合实现流程。3、有大型SOC flatten STA signoff 经验者优先。4、有 spice timing分析及LIB定制化经验者优先。5、良好的团队合作精神，认真的工作态度，良好的沟通能力，英语读写顺畅。 投递...
综合实现工程师/ 专家 上海、杭州 全职 研发 - 电子 / 半导体 职位描述 1.负责从rtl2netlist的综合全流程flow开发/优化/维护工作2.负责综合模块或者整芯片的综合策略的制定及STA signoff标准制定3.负责模块或top从rtl2netlist的综合、formal、sdc编写及验证，upf编写及验证4.负责综合netlist/sdc的quality的验证5.Function eco的方案及完成6.和前端设计沟通设计相关问题及修改，和后端沟通物理实现相关问题7.制定提升PPA的综合策略 职位要求 1.熟练掌握综合实现全流程工具(DC/Genus/FC、formality/lec、VCLP/CLP、PT/PTPX/Tempus、GCA等)的熟练使用及debug2.熟悉低功耗实现全流程，精通sdc/upf编写及验证3.具备较高的和前后端工程师沟通能力4.熟悉提升ppa的方法，尤其是综合实现阶段的方法最佳5.熟悉掌握tcl/perl/python等脚本语言，善于利用脚本提升效率加分项：熟悉3D IC、Chiplet等先进封装技术；熟悉channelless，mesh clock tree，repartition等先进实现技术； 投递...
Monolithic Power Systems, Inc. (MPS) is one of the fastest growing companies in the Semiconductor industry. We are worldwide technical leaders in Integrated Power Semiconductors and Systems Power delivery architectures. At MPS, we cultivate creativity, are
ASIC-PD team is hiring both junior and senior engineers, whose work scope is physical design from RTL to GSDII: design quality check, synthesis, formal check, partitioning, constraint (for both design and process), async check, timing analysis/fixing/signoff,
