微架构工程师 上海、武汉 全职 芯片板块 职位描述 和业界顶尖研发团队一起负责AI/GPGPU芯片的微架构实现：1. 微架构探索与规范制定：从早期的高层架构探索，到微架构研究与优化，直至形成完整的设计规范；2. 为设计团队提供可实现的满足功耗、性能、面积（PPA）及时序目标的微架构文档；3. 深入分析核心业务场景与特点，挖掘架构、软硬件协同等优化潜力，开发并落地优化方案，提升产品竞争力。 职位要求 1.计算机、微电子、通信等相关专业背景，熟悉计算机体系结构、CPU/GPU/AI流水线结构;2. 熟悉systemverilog/verilog/C++语言；3. 熟悉GPU/CPU/AI常用的指令集；4. 有GPU/CPU/AI内部模块设计经验优先；5. 良好的沟通协作能力和文档总结能力。岗位加分项：CPU/GPU 硬件设计从业经验者优先 投递...
AI存储架构设计工程师 上海 全职 芯片板块 职位描述 岗位职责：1. AI多级存储分层架构设计 - 统筹寄存器、Shared Memory、L0/L1/L2缓存、片上全局内存、主机系统内存分层存储架构； - 定义与设计GPGPU MMU、Cache架构； - 定义与设计异步拷贝引擎cp.async、张量访存、批量DMA、MMIO寄存器访问通路，区分volatile/mmio特殊访存语义硬件实现； - 针对大模型训练/推理场景优化带宽、延迟、冲突化解、读写合并、预取策略，平衡算力与存储吞吐。2. GPU内存一致性模型（MCM）架构定义与RTL约束 - 基于Memory Consistency Model，完成GPGPU片上存储、访存流水线、多级缓存、DMA、IOMMU/SMMU整体一致性架构设计； - 定义Memory Proxy（generic/async/tensormap/fabric）硬件通路隔离、跨Proxy同步、proxy fence屏障实现规范； - 梳理Scope（CTA/Cluster/GPGPU/System）硬件可见域、VMID/SID/PASID地址翻译隔离逻辑； - 负责Release/Acquire、Fence-SC、Barrier、异步访存cp.async等同步原语硬件架构设计。2. AI加速卡虚拟化I/O存储架构设计 - 设计SR-IOV/MIG硬件虚拟化存储隔离方案，基于Stream ID、VMID实现虚拟机间DMA内存硬件隔离； - 完成SVA共享虚拟地址、PASID子流ID、IOMMU页表翻译、Stage1/Stage2两级地址映射架构；
Monolithic Power Systems, Inc. (MPS) is one of the fastest growing companies in the Semiconductor industry. We are worldwide technical leaders in Integrated Power Semiconductors and Systems Power delivery architectures. At MPS, we cultivate creativity, are
Company Description WD is building the infrastructure behind the AI-driven data economy. As AI scales, so does data. Every interaction, every model, every system generates data that must be stored, managed, and made accessible over time.
The NVIDIA GPU clocks group is looking for an excellent Senior ASIC Design Engineer to join the team. The Team is responsible for crafting all aspects of GPU clocking. We collaborate with the frontend design team
With us You do WORK THAT MATTERS We are the most trusted partner imaging the unknown by creating foresight capabilities quicker to discover and prevent threats. Our solutions contribute to the improvement of people’s health and
Digital RTL Engineer 深圳 社招 全职 智能制造 / 工业互联网 / 工业自动化 职位描述 数字模块RTL设计、功能仿真及设计文档编写，参与RISC-V/DSP/AXI总线模块设计 职位要求 • 本科及以上学历，微电子、集成电路等相关专业• 3年以上数字IC设计经验• 精通Verilog/SystemVerilog，熟悉数字电路设计流程• 熟悉RISC-V或ARM架构，了解AXI总线协议• 熟练使用VCS/Verdi等仿真调试工具• 有低功耗设计经验者优先 投递...
We are now looking for an ASIC Top Floorplan Design Engineer. NVIDIA is seeking a talented ASIC Floorplan Engineer to design and implement the world’s leading SoCs and GPUs. This position offers you a unique opportunity
We are looking for Engineers to join NVIDIAs network R&D team. NVIDIA is a fast-growing company with positive energy that emanates from our team members internal aim to develop, market, sell, and support cutting-edge products and
NVIDIA MMPLEX team, located in Shanghai, consists of over 300 team members. We are dedicated to delivering cutting-edge IP solutions to various NVIDIA product lines, including datacenter, GeForce, automotive, networking, and more. Our IPs encompass a
At Cadence, we hire and develop leaders and innovators who want to make an impact on the world of technology. Key Responsibilities Technical Support & Case Management: Act as the primary interface for technical issues, driving
SoC 验证专家 北京、上海、杭州 全职 智能制造 / 工业互联网 / 工业自动化 职位描述 1、负责SoC IP模块级的验证工作；2、负责SoC 子系统级验证工作；3、参与SoC TOP验证环境搭建，验证计划编写，测试用例的编写；4、负责将对应子模块testcase移植到芯片顶层；5、负责post-layout simulation；6、根据工作需要，配合、支持其他各部门接口人员相关工作。 职位要求 1、微电子、计算机、通信等相关专业本科或者硕士毕业8年以上工作经验；2、熟悉systemverilog,了解UVM/VMM/OVM；3、熟练使用VCS/NC仿真工具；4、精通Verilog；熟悉shell/tcl/perl；5、熟练使用verdi/dve工具；6、能熟练阅读书写英文文档及数据手册；7、良好的沟通能力和团队合作精神，善于发现问题，具有分析问题和解决问题的能力;8、有基于ARM CPU/NOC总线/MIPI/高速IO接口（USB3/10G ETHERNET）/DDR/UFS , PCIE, UCIE相关验证经验者优先；9、有视频编解码/ISP相关设计、集成、验证经验者优先。 投递...
高速接口子系统工程师 上海 全职 互联网 / 电子 / 网游 职位描述 1. 负责SoC芯片高速接口子系统架构设计与方案规划，输出子系统设计方案与技术文档2. 主导高速接口IP集成、顶层RTL整合、跨模块互联与时序约束，完成时钟、复位、电源域整体方案落地3. 负责子系统功能调试、时序收敛与性能优化，解决高速传输误码、跨时钟域、总线交互等关键问题4. 配合验证、后端团队完成仿真、原型验证及回片调试，保障接口功能与性能满足量产要求5. 跟进高速接口技术演进，完成IP选型适配、技术预研，沉淀设计规范与集成流程 职位要求 1. 微电子、电子工程等相关专业，本科及以上学历，5年以上芯片前端设计经验，有完整流片量产经验优先2. 精通Verilog/SystemVerilog，熟悉SoC顶层集成流程，熟悉 AXI/AHB/APB 等片上总线3. 熟悉时钟复位架构、跨时钟域处理、时序分析与时序收敛，熟练使用VCS、Verdi、DC、PT、VC-spyglass等EDA工具4. 具备独立定位解决时序、协议交互、高速传输等复杂问题的能力5. 有112G Serdes或UCIe流片经验者优先5. 有以下一种或多种高速接口开发或者集成工作经验者优先：USB3.x/PCIe/CXL/Ethernet 投递...
NVIDIA has continuously reinvented itself. Our invention of the GPU sparked the growth of the PC gaming market, redefined modern computer graphics, and revolutionized parallel computing. Today, research in artificial intelligence is booming worldwide, which calls
原型/FPGA验证工程师 上海 全职 互联网 / 电子 / 网游 职位描述 原型/FPGA验证工程师职位描述SoC芯片的硬件仿真平台/FPGA原型开发与调试SoC RTL测试脚本开发，问题分析与定位；硬件仿真和FPGA原型平台管理，维护与效能提升。 职位要求 职位要求熟悉Verilog/SystemVerilog等语言编程熟悉ARM等嵌入式处理器体系结构，熟悉AXI/APB等总线协议了解FPGA技术原理，有相关项目经验目标专业计算机、微电子、电子信息，机械自动化等相关专业硕士及以上学历；知名院校/实验室 投递...
芯片验证工程师 上海、北京 全职 互联网 / 电子 / 网游 职位描述 1.参与芯片的NPU验证工作;2.参与仿真验证平台的搭建;3.参与验证功能点分解和验证计划制定;4.基于UVM和C/C++对开发测试向量并进行回归测试;5.计划及实施各种覆盖率分析。 职位要求 1.硕士及以上学历,微电子、电子工程、计算机及相关专业，3年以上工作经验;2.了解UVM验证方法学,熟悉计算机系统体系结构;3.了解SystemVerilog,Verilog等设计验证语言;4.熟悉Linux系统环境,熟悉Python,Shell,Makefile,Perl,Ruby,Tcl等编程脚本语言;5.富有激情,有创新意识和能力,具有自我驱动和良好的团队合作能力,有良好的沟通和表达能力; 投递...
NPU IP 设计专家 上海、北京 全职 互联网 / 电子 / 网游 职位描述 职责:1.参与NPU系统的RTL设计2.根据微架构设计文档,独立完成重要模块比如指令队列,标量核,总线接口模块等模块的设计3.支持验证团队,配合验证完成覆盖率的分析与优化4.根据需求进行性能、功耗、面积迭代优化,对接中后端团队完成后端设计5.支持数字电路从RTL到GDSII的实现:逻辑综合,形式验证,低功耗分析优化,以及时钟分析、时序约束、STAsignoff等工作6.支持综合、Formal,Timingflow的搭建和维护任职资格:计算机、电子工程及相关专业硕士毕业,3年以上芯片架构/前端设计经验熟练掌握Verilog、VHDL等设计语言,熟悉IP设计其中一种:crossbar/noc架构、向量加速器、数值计算、内存管理、数据搬运等熟练使用EDA,如Spyglass、VCS、Verdi、DC、primetime、Formality等相关设计工具熟悉前端设计流程,包括RTL,验证,综合,STA等加分项:熟悉NPU体系结构,熟悉AI算法,如llama,Transformer等有低功耗设计经验,熟悉PowerArtist,PTPX等有中端经验,熟悉SDC设计有AI芯片成功设计经验 职位要求 - 投递...
【27届校招】微架构培训生 上海、武汉 正式 研发 - 电子 / 半导体 职位描述 和业界顶尖研发团队一起负责AI/GPGPU芯片的微架构实现：1. 微架构探索与规范制定：从早期的高层架构探索，到微架构研究与优化，直至形成完整的设计规范；2. 为设计团队提供可实现的满足功耗、性能、面积（PPA）及时序目标的微架构文档；3. 深入分析核心业务场景与特点，挖掘架构、软硬件协同等优化潜力，开发并落地优化方案，提升产品竞争力。 职位要求 1.计算机、微电子、通信等相关专业背景，熟悉计算机体系结构、CPU/GPU/AI流水线结构;2. 熟悉systemverilog/verilog/C++语言；3. 熟悉GPU/CPU/AI常用的指令集；4. 有GPU/CPU/AI内部模块设计经验优先；5. 良好的沟通协作能力和文档总结能力。岗位加分项：CPU/GPU 硬件设计从业经验者优先 投递...
【27届校招】综合实现工程师 上海 正式 研发 - 电子 / 半导体 职位描述 1、逻辑综合与优化： 使用Synopsys DC/FC或Cadence Genus等工具，进行模块级/芯片级综合，制定并实施综合策略，优化时序、面积和功耗。2、静态时序分析（STA）： 使用PrimeTime等工具，进行全芯片的签核级时序验证，分析建立时间、保持时间，并能熟练处理时钟域交叉（CDC）问题。3、形式验证： 使用Formality或Conformal等工具，完成RTL与门级网表之间的逻辑等效性验证（LEC），确保功能一致性。4、设计约束（SDC）编写与管理： 制定准确、完备的时序约束文件，指导综合与STA流程。5、与前后端团队协作： 与前端设计工程师/DFT工程师紧密合作，理解设计意图并提出可综合性建议；与后端物理设计工程师协作，解决时序收敛等关键问题。 职位要求 1、学历专业： 微电子、集成电路、电子工程、计算机科学等相关专业，硕士或博士毕业生。2、知识基础： 扎实的数字电路基础，深入理解CMOS原理、时序分析理论（建立/保持时间、时钟抖动、偏斜等）和低功耗设计方法学。3、工具与语言：-熟悉Verilog或SystemVerilog等数字电路设计语言。-熟悉Linux操作环境及基本的脚本语言（Tcl/Perl/Python/Shell之一）。4、流程理解： 了解数字IC前端到后端的完整设计流程，特别是中端的关键步骤。5、能力素质： 具备出色的分析问题、解决问题的能力，严谨细致，具备良好的团队沟通与协作精神。优先条件（符合以下条件者优先考虑）：1、有基于业界主流工艺节点（如28nm, 12nm, 7nm等）的芯片项目（课设、竞赛、实习）中端或前端实践经验。2、对UPF等低功耗设计流程有实际项目经验。3、熟悉AMBA总线协议（AHB、APB、AXI）或常见接口协议（如DDR、PCIe、USB）。4、在形式验证、逻辑综合或STA方面有深入的研究或项目经验。 投递...
【27届校招】设计交付工程师 上海 正式 研发 - 电子 / 半导体 职位描述 1. 参与自研 SoC 模块的架构制定、方案设计和 RTL 编码实现，完成 RTLQA(Lint/CDC/DFT/RDC等) 交付检查流程。2. 配合 验证团队，Review 验证计划，定位并修复功能缺陷，确保代码覆盖率达标。3. 配合 中后端 团队完成 时序/面积/功耗 的收敛优化；支持 FPGA/Emulator 原型验证。4. 支持 回片后调试及性能/功耗测试。 职位要求 1. 硕士及以上学历，微电子、电子工程、集成电路、计算机、自动化等相关专业。2. 熟悉数字电路与逻辑设计，掌握 Verilog/SystemVerilog 语言。3. 了解 ASIC